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DRAM、SDRAM及DDRSDRAM概念详解‘OD体育官网’

时间:2021-11-19 01:46编辑:admin来源:OD体育当前位置:主页 > OD体育花卉诊所 > 病虫害 >
本文摘要:DRAM(动态随机采访存储器)对设计人员尤其具备吸引力,因为它获取了普遍的性能,用作各种计算机和嵌入式系统的存储系统设计中。本文总结阐释了DRAM的概念,及讲解了SDRAM、DDRSDRAM、DDR2SDRAM、DDR3SDRAM、DDR4SDRAM、LPDDR、GDDR。 DRAM DRAM较其它内存类型的一个优势是它需要以IC(集成电路)上每个内存单元较少的电路构建。 DRAM的内存单元基于电容器上储存的电荷。

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DRAM(动态随机采访存储器)对设计人员尤其具备吸引力,因为它获取了普遍的性能,用作各种计算机和嵌入式系统的存储系统设计中。本文总结阐释了DRAM的概念,及讲解了SDRAM、DDRSDRAM、DDR2SDRAM、DDR3SDRAM、DDR4SDRAM、LPDDR、GDDR。  DRAM  DRAM较其它内存类型的一个优势是它需要以IC(集成电路)上每个内存单元较少的电路构建。

DRAM的内存单元基于电容器上储存的电荷。典型的DRAM单元用于一个电容器及一个或三个FET(场效应晶体管)做成。

典型的SRAM(静态随机采访内存)内存单元采行六个FET器件,减少了完全相同尺寸时每个IC的内存单元数量。与DRAM比起,SRAM用于一起更加简单,模块更容易,数据采访时间更加慢。  DRAM核心结构由多个内存单元构成,这些内存单元分为由行和列构成的两维阵列(参看图1)。

采访内存单元必须两步。再行找寻某个讫的地址,然后在指定讫中找寻特定佩的地址。

换句话说,先在DRAMIC内部加载整个行,然后佩地址自由选择DRAMICI/O(输出/输入)针脚要加载或要载入该行的哪一列。  DRAM加载具备破坏性,也就是说,在读操作者中不会毁坏内存单元讫中的数据。

因此,必须在该行上的读书或写出操作者完结时,把行数据写出返回同一讫中。这一操作者称作预充电,是行上的最后一项操作者。必需已完成这一操作者之后,才能采访新的行,这一操作者称作重开关上的行。

  对计算机内存采访展开分析后指出,内存采访中最常用的类型是加载顺序的内存地址。这是合理的,因为加载计算机指令一般要比数据加载或载入更为常用。此外,大多数指令加载在内存中顺序展开,直到再次发生到指令分支或跳出子例程。

  图1.DRAMs内存单元分为由行和列构成的两维阵列。  DRAM的一个行称作内存页面,一旦关上行,您可以采访该行中多个顺序的或有所不同的列地址。这提升了内存访问速度,减少了内存时延,因为在采访同一个内存页面中的内存单元时,其不用把行地址新的发送给DRAM。结果,行地址是计算机的高阶地址位,佩地址是低阶地址位。

由于行地址和佩地址在有所不同的时间发送到,因此行地址和佩地址适配到完全相同的DRAM针脚上,以减少PCB针脚数量、成本和尺寸。一般来说,行地址尺寸要小于佩地址,因为用于的功率与列数有关。  早期的RAM享有掌控信号,如RAS#(行地址自由选择较低有效地)和CAS#(佩地址自由选择较低有效地),自由选择继续执行的行和列传输速率操作者。

其它DRAM掌控信号还包括用来自由选择载入或加载操作者的WE#(写出启动较低有效地)、用来自由选择DRAM的CS#(芯片自由选择较低有效地)及OE#(输入启动较低有效地)。早期的DRAM享有异步控制信号,并有各种定点规范,涵括了其顺序和时间关系,来确认DRAM工作模式。  早期的DRAM加载周期有四个步骤。第一步,RAS#与地址总线上的行地址变短。

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第二步,CAS#与地址总线上的列地址变短。第三步,OE#变短,读取数据经常出现在DQ数据针脚上。在DQ针脚上提供数据时,从第一步第三步的时间称作时延。

最后一步是RAS#,CAS#和OE#变高(不活动),等候内部预充电操作者在破坏性加载后已完成行数据的完全恢复工作。从第一步开始到最后一步完结的时间是内存周期时间。

上述信号的信号定点与边沿顺序有关,是异步的。这些早期DRAM没实时时钟操作者。  DRAM内存单元必须创下,防止遗失数据内容。

这拒绝遗失电荷前创下电容器。创下内存由内存控制器负责管理,创下时间指标因有所不同DRAM内存而有所不同。

内存控制器对行地址展开仅有RAS#循环,展开创下。在仅有RAS#循环完结时,展开预充电操作者,完全恢复仅有RAS#循环中传输速率的行数据。

一般来说,内存控制器有一个行计数器,其顺序分解仅有RAS#刷新周期所需的所有行地址。  创下策略有两个(参看图2)。第一个策略内存控制器在刷新周期脑溢血中顺序创下所有行,然后把内存掌控回到处理器,以展开长时间操作者。

在抵达仅次于创下时间前,不会再次发生下一个创下操作者脑溢血。第二个创下策略是内存控制器用于长时间处理器内存操作者隔行扫描刷新周期。这种创下方法在仅次于创下时间内进行刷新周期。  图2.DRAM创下构建方案还包括分布式创下和脑溢血创下。

  早期的DRAM演变及构建了DRAMIC上的创下计数器,处置顺序分解的行地址。在DRAMIC内部,创下计数器是复用器输出,掌控着内存阵列行地址。另一个复用器输出来自外部地址输出针脚的行地址。这个内部创下计数器不必须内存控制器中的外部创下计数器电路。

部分DRAM在RAS#周期前反对一个CAS#,以用于内部分解的行地址发动刷新周期。


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